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高速串行收发器原理及芯片设计——基于JESD204B标准 读者对象:集成电路设计、通信、电路与系统等专业从业人员
本书首先研究JESD204B协议的基本内容,整理了其关键技术,分析了204B控制器的确定性延迟机制,探讨了收发器PHY的系统结构和重要的参数设置。然后,本书分别针对发送端和接收端,详细分析和描述JESD204B控制器的协议和数字电路设计实现。其次,本书基于55纳米1p7m_RF工艺,采用数模混合设计完成了JESD204B收发器PHY的电路设计实现,重点详述了发送器中的串行化器和终端检测、接收器的自适应连续时间均衡器、离散时间判决反馈均衡器以及解串器设计。最后,本书介绍了基于混合信号的JESD204B收发器的系统仿真方案和关键仿真结果。
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